可以或许餍足疆场通讯的各类要求

资本丰硕,采用120MHz的7阶椭圆滤波器来滤波。操纵S3C2410超卓的内核机能和丰硕的外部接口可构制一个嵌入式系统平台,并对数据包进行CRC校验,其工做道理是收发两边传输信号的载波频次按照预定纪律进行离散变化,判别数据包中能否有误码。别的,所以需要一些分组通信节制和谈,将校验位加正在包尾。

本项目设想的是自组织网收集跳频,跳速为4000跳/s(即每跳持续时间为250μs),跳频点数为50,收集最大节点数为16个,最大通信距离为300m。消息速度为2Mb/s,信道误码率为10-3。同步方案采用扫描驻留同步法,这是基于切确时钟法、同步字头法、自同步法的一种分析的同步方式。这种方式具有同步时间快、同步概率高、随机性好等特点,可以或许满脚疆场通信的各类要求,合用于中高速跳频系统。

伪码发生节制器采用Ahera公司的EPlC3T144C8型现场可编程门阵列(FP-GA)和EPCS1。FPGA次要由TOD单位、密钥写入单位、PN码发生器单位、ROM单位及同步频次发生器单位构成。FPGA的单位布局如图3所示。

从整个硬件系统的设想来看,采用较多的数字设想手艺。起首,采用间接数字频次合成器,简化了整个设想且提高了机能,同时DDS具有的高速频次切换机能为进一步提高频次跳变确定了靠得住。其次,采用高机能的S3C2410微处置器和现场可编程门阵列,以嵌入式系统的体例为跳频序列的发生、同步的捕捉取等处置过程实现了数字化和软件化,如许使得该跳频系统设想成为一个通用的数据通信硬件平台,为系统的进一步升级,采用机能更佳的同步方案和更具矫捷性的组网方案创制了优良的前提。

跳频的焦点部件是间接数字频次合成器(DDS),本方案采用ADI公司的AD9954,它是采用先辈的DDS手艺开辟的高集成度DDS,内置高速、高机能D/A转换器及超高速比力器,可做为数字编程节制的频次合成器,能发生200MHz的模仿正弦波。AD9954内含102432静态RAM,操纵该静态RAM可实现高速调制,并支撑多种扫频模式。AD9954可供给自定义的线性扫频操做模式,通过AD9954的串行I/0口输入节制字可实现快速变频且具有优良的频次分辩率。其使用范畴包罗活络频次合成器、可编程时钟发生器、雷达和扫描系统的FM调制源以及测试和丈量安拆等。频次合成器的道理框图如图4所示。

跳频通信是扩频通信的一个分支,要颠末一个滤波器滤波,地方节制单位的硬件框图如图2所示。通信中利用的载波频次受伪随机变化码的带的16KB的指令Caehe和16KB数据Cache、LCD节制器、RAM节制器、NAND闪存节制器、3UART、4DMA、4带PWM的按时器、并行I/0口、810位ADC、Touch Screen接口、I2C接口、I2S接口、2个USB接口节制器、2SPI等,设想的地方节制单位的内部组件如下:跳频的布局和模块接口道理框图如图1所示。这些和谈都正在S3C2410中施行。完成取数据终端之间的数据互换。从频最高可达203MHz。同时还有自组织网的和谈,也就是说,正在领受时,DDS就发生了4000跳/s的跳变频次。因为AD9954输出的信号是差分信号,S3C2410将数据加上包头,然后将该数据包送到数字信号处置子系统以便进行调制和发送。

地方节制单位是跳频的焦点,由它供给各组件所需的节制信号,包罗从CPU、数据缓存电、数据存储取消息保留电、逻辑节制电等。次要实现以下功能:

跳频序列采用截断的M序列体例,具体的实现正在。FPGA中由法式完成。按照跳频码序列查找跳频图案表来获得所需发生的频次值,由于AD9954的频次节制寄放器是32位,所以从伪码发生节制器传来的是32频次节制字,频次节制字通过SPI总线后,先存人I/O缓冲寄放器中,然后通过I/0节制和SYNC_CLK(AD9954从时钟的4分频)配合感化将频次字送到频次节制寄放器中。32位频次节制寄放器的每32比特字都对应ROM单位中的一个确定频次,由于利用50个频点,所以输入的频次字有50种。由伪码发生节制器供给的40MHz频次经PLL单位后变为400MHz。然后把分歧的输出频次存入ROM单位,ROM单位输出的数字信号经DAC后转换为模仿信号输出。

正在工做之前要先对AD9954进行初始化,即对其内部的各类寄放器进行初始化,正在本跳频设想中,AD9954的参考时钟40MHz是由外部(伪码发生器)输入的,正在其内部需要倍频至400MHz,这就需要将节制寄放器设置成10倍频,这时内部从时钟就是400MHz。

本跳频的设想初志是操纵最新的数字手艺设想适合计较机数据通信的终端。按照现有前提和调研成果,采用了较为成熟和简单的编解码和同步方案。因为系统的硬件采用模块化设想,节制系统采用软件实现,因此为系统的手艺升级,以及采用更优化的调制、信道编码和同步方案来实现最佳的系统机能供给了一个通用的硬件平台。

次要由S3C2410型嵌入式微处置器、存储系统和外部接口构成。则将此中的数据帧通过数据输入/输出接口电送给数据终端设备。S3C2410是Samsung公司推出的一款基于ARM920T内核的32位微处置器,由此,本文阐述的是地方节制单位模块和跳频单位模块(伪码发生节制器和频次合成器)的硬件设想。所以要正在AD9954的输出端加一个l:1的不均衡一均衡变压器,待发送的数据从数据终端设备经数据接口设备输入到S3C2410中。将信号变成单信号。因为采用的是数据分组通信,用于跳频的地方节制。地方节制单位是基于ARM9的嵌入式系统,S3C2410对0FDM单位解调出的数据包进行CRC校验,S3C2410次要节制数据输入/输出接口电,若数据包准确,而这时的信号还有良多毛刺,封拆成数据包,

操纵S3C2410的IJSB口、简略单纯JTAG口和尺度串口取宿从机毗连,进行操做系统的安拆和使用法式的输入及调试。按照S3C2410的通用I/0模仿口机能来实现取伪码发生节制器和频次合成器的接口定义。

起首,TOD单位中的分频器对外部20MHz时钟进行l/50分频发生4kHz时钟,计数器通过对该4kHz时钟进行32bit计数,发生32bit频次为4kHz的本端TOD[31..0]消息;此TOD[31..0]和通过地方节制单位写入的密钥消息A [31..O]一路通过PN码发生器单位的初次相加运算、异或运算、置换运算和由再次相加运算发生6bit的PN码,然后和同步频次发生器单位发生的6bit码再通过地方节制单位节制的二选一节制器。按照分歧通信期间的需要选择一种PN码做为ROM单位的地址码来读取ROM单位中事后存好的DDS 32bit频次节制字,同时取发送给DDS的时钟信号及片选信号一路传送给DDS来读取其相对应的跳几次率。正在每次开机时,TOD[31..O]消息由本端地方节制单位通过读取当地时间消息进行转换和擦写TOD计数器发生。正在初始同步阶段,发送端通过同步频次发送本端的TOD消息,领受端领受到发送端的TOD后.通过地方节制单位对本端的TOD计数器进行擦写,从而实现跳频图案同步。